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8個“自以為是低功耗”的怪現象,你一定要避免

發布時間:2019-10-16 15:31   類型:行業知道   人瀏覽

硬件設計中,需要考慮的一個重要問題就是低功耗設計,但是如果你火候不夠,往往會誤入“自以為是低功耗”的怪圈。現在讓我們來看看老司機是如何點評低功耗設計中的8大現象的。

現象一

我們這系統是220V供電,就不用在乎功耗問題了。

點評:低功耗設計并不僅僅是為了省電,更多的好處在于降低了電源模塊及散熱系統的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低,器件壽命則相應延長(半導體器件的工作溫度每提高10度,壽命則縮短一半)。

現象二

這些總線信號都用電阻拉一下,感覺放心些。

點評:信號需要上下拉的原因很多,但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號,電流也就幾十微安以下,但拉一個被驅動了的信號,其電流將達毫安級,現在的系統常常是地址數據各32位,可能還有244/245隔離后的總線及其它信號,都上拉的話,幾瓦的功耗就耗在這些電阻上了(不要用8毛錢一度電的觀念來對待這幾瓦的功耗)。

現象三

CPU和FPGA的這些不用的I/O口怎么處理呢?先讓它空著吧,以后再說。

點評:不用的I/O口如果懸空的話,受外界的一點點干擾就可能成為反復振蕩的輸入信號了,而MOS器件的功耗基本取決于門電路的翻轉次數。如果把它上拉的話,每個引腳也會有微安級的電流,所以最好的辦法是設成輸出(當然外面不能接其它有驅動的信號)。

現象四

這款FPGA還剩這么多門用不完,可盡情發揮吧。

點評:FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比,所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。

現象五

這些小芯片的功耗都很低,不用考慮。

點評:對于內部不太復雜的芯片功耗是很難確定的,它主要由引腳上的電流確定,一個ABT16244,沒有負載的話耗電大概不到1毫安,但它的指標是每個腳可驅動60毫安的負載(如匹配幾十歐姆的電阻),即滿負荷的功耗最大可達60*16=960mA,當然只是電源電流這么大,熱量都落到負載身上了。

現象六

存儲器有這么多控制信號,我這塊板子只需要用OEWE信號就可以了,片選就接地吧,這樣讀操作時數據出來得快多了。

點評:大部分存儲器的功耗在片選有效時(不論OEWE如何)將比片選無效時大100倍以上,所以應盡可能使用CS來控制芯片,并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。

現象七

這些信號怎么都有過沖啊?只要匹配得好,就可消除了。

點評:除了少數特定信號外(如100BASE-TCML),都是有過沖的,只要不是很大,并不一定都需要匹配,即使匹配也并非要匹配得最好。像TTL的輸出阻抗不到50歐姆,有的甚至20歐姆,如果也用這么大的匹配電阻的話,那電流就非常大了,功耗是無法接受的,另外信號幅度也將小得不能用,再說一般信號在輸出高電平和輸出低電平時的輸出阻抗并不相同,也沒辦法做到完全匹配。所以對TTLLVDS422等信號的匹配只要做到過沖可以接受即可。

現象八

降低功耗都是硬件人員的事,與軟件沒關系。

點評:硬件只是搭個舞臺,唱戲的卻是軟件,總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件控制的,如果軟件能減少外存的訪問次數(多使用寄存器變量、多使用內部CACHE等)、及時響應中斷(中斷往往是低電平有效并帶有上拉電阻)及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。


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